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[Digital Logic] Clock Gating 관련 용어
Clock gating은 현대 digital logic에서 power consumption 절감을 위해서 필수적인 scheme이다. Clock gating을 평가하기 위한 여러가지 지표가 있어서 이를 소개한다. 1. Clock Gating Ratio (CGR) 전체 register 중 clock-gated register의 비율을 나타낸다. 이상적인…
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[Digital Logic] Synchronizer Techniques for Multi-clock Domain SoCs & FPGAs
Reference https://www.edn.com/synchronizer-techniques-for-multi-clock-domain-socs-fpgas/ https://leehc257.tistory.com/6
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[Digital Logic] Difference between Mealy Machine and Moore Machine
Digital logic을 설계하는데 있어서 state machine 사용은 필수적이다. 구현 방식에는 크게 두 가지 종류가 존재한다. Mealy machine Moore machine 1. Mealy Machine Mealy machine은 현재 state와 input change에 의존하여 state가 변하는 구조다. 따라서…
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[Digital Logic] RTL Deisgn Code Reference
http://fpgacpu.ca/fpga/index.html 위 사이트에 다양한 RTL design들이 많아 참고하기 좋아서 공유한다. Reference http://fpgacpu.ca/fpga/index.html
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[Digital Logic] Timing Violation 해결 방법
Digital design 설계를 하다보면 timing violation이 나는 경우가 종종 있다. 해결 방법은 다양하지만 대표적인 방법 몇 가지만 소개한다. Set-up Time Violation 1. Data path buffer 개수 줄이기 말 그대로 data path delay를 줄이기…
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[Digital Logic] Static Timing Analysis (STA)
Definition 회로 설계하는 분야에서 Static timing analysis (STA)는 회로의 모든 타이밍 위배가 발생 할 수 있는 경로에 대해서 확인함으로서 성능을 검증하는 방법이다. 또 다른 검증 방법으론 dynamic simulation이 있는데, 이 방법은 모든 입력…
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SAIF Format
Switching Activity Interchange Format (SAIF)의 약자로 디지털 회로 설계 과정 중 사용되는 data format 중 하나다. 매우 단순하지만, 위 그림처럼 우리가 일반적으로 아는 설계 data들을 다음과 같이 변화시키는데, Pre-Net에서 Post-Net으로 변환하는 과정을 Place…
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Analysis, Elaboration and Synthesis
Hardware design을 하시는 분들이면 다음 단어들을 많이 듣고 사용할 것이다. 각 단어들의 정의를 잘 쓰인 글이 있어서 첨부해봤다. Analysis Analysis is the process where the design files are checked for syntactic and semantic…
