Verilog coding을 하다보면 “+:” 또는 “-:” 연산자를 자주 볼 수 있다. 이는 좌항의 값을 기준으로 우항의 값을 더하거나 뺀 값을 index value로 사용한다는 의미다. 예제는 아래와 같다. Reference https://electronics.stackexchange.com/questions/74277/what-is-this-operator-called-as-in-verilog